riscv-formal-nmigen/rvfi/cores/minerva/verify.py

import unittest
from .test.test_cache import *
from .test.test_instructions import *
from .test.test_pc_forward import *
from .test.test_pc_backward import *
from .test.test_register import *
from .test.test_causal import *
from .test.test_units_divider import *
from .test.test_units_multiplier import *

print("Verifying L1 cache ...")
test = L1CacheTestCase()
test.test_direct_mapped()
test.test_2_ways()

print("Verifying RV32I instructions ...")
LuiTestCase().verify()
AuipcTestCase().verify()
JalTestCase().verify()
JalrTestCase().verify()
BeqTestCase().verify()
BneTestCase().verify()
BltTestCase().verify()
BgeTestCase().verify()
BltuTestCase().verify()
BgeuTestCase().verify()
LbTestCase().verify()
LhTestCase().verify()
LwTestCase().verify()
LbuTestCase().verify()
LhuTestCase().verify()
SbTestCase().verify()
ShTestCase().verify()
SwTestCase().verify()
AddiTestCase().verify()
SltiTestCase().verify()
SltiuTestCase().verify()
XoriTestCase().verify()
OriTestCase().verify()
AndiTestCase().verify()
SlliTestCase().verify()
SrliTestCase().verify()
SraiTestCase().verify()
AddTestCase().verify()
SubTestCase().verify()
SllTestCase().verify()
SltTestCase().verify()
SltuTestCase().verify()
XorTestCase().verify()
SrlTestCase().verify()
SraTestCase().verify()
OrTestCase().verify()
AndTestCase().verify()

print("Verifying PC forward checks ...")
PcFwdTestCase().verify()

print("Verifying PC backward checks ...")
PcBwdTestCase().verify()

print("Verifying register checks ...")
RegTestCase().verify()

print("Verifying causal checks ...")
CausalTestCase().verify()

print("Testing multiplier and divider ...")
unittest.main()