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cora ddr attempts
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ea765fc529
commit
ed52ead914
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@ -61,7 +61,7 @@ impl DdrRam {
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fn calibrate_iob_impedance(clocks: &Clocks) {
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fn calibrate_iob_impedance(clocks: &Clocks) {
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let divisor0 = ((DCI_FREQ - 1 + clocks.ddr) / DCI_FREQ)
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let divisor0 = ((DCI_FREQ - 1 + clocks.ddr) / DCI_FREQ)
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.max(1).min(63) as u8;
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.max(1).min(63) as u8;
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||||||
let divisor1 = (clocks.ddr / DCI_FREQ / u32::from(divisor0))
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let divisor1 = ((DCI_FREQ - 1 + clocks.ddr) / DCI_FREQ / u32::from(divisor0))
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||||||
.max(1).min(63) as u8;
|
.max(1).min(63) as u8;
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||||||
println!("DDR DCI clock: {} Hz", clocks.ddr / u32::from(divisor0) / u32::from(divisor1));
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println!("DDR DCI clock: {} Hz", clocks.ddr / u32::from(divisor0) / u32::from(divisor1));
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@ -111,21 +111,46 @@ impl DdrRam {
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slcr.ddriob_addr0.write(addr_config.clone());
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slcr.ddriob_addr0.write(addr_config.clone());
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slcr.ddriob_addr1.write(addr_config);
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slcr.ddriob_addr1.write(addr_config);
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let data_config = slcr::DdriobConfig::zeroed()
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#[cfg(feature = "target_zc706")]
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let data0_config = slcr::DdriobConfig::zeroed()
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.inp_type(slcr::DdriobInputType::VrefDifferential)
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.inp_type(slcr::DdriobInputType::VrefDifferential)
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.term_en(true)
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.term_en(true)
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.dci_type(slcr::DdriobDciType::Termination)
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.dci_type(slcr::DdriobDciType::Termination)
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.output_en(slcr::DdriobOutputEn::Obuf);
|
.output_en(slcr::DdriobOutputEn::Obuf);
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||||||
slcr.ddriob_data0.write(data_config.clone());
|
#[cfg(feature = "target_zc706")]
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||||||
slcr.ddriob_data1.write(data_config);
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let data1_config = data0_config.clone();
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#[cfg(feature = "target_cora_z7_10")]
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let data0_config = slcr::DdriobConfig::zeroed()
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.inp_type(slcr::DdriobInputType::VrefDifferential)
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.term_en(true)
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.dci_type(slcr::DdriobDciType::Termination)
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.output_en(slcr::DdriobOutputEn::Obuf);
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#[cfg(feature = "target_cora_z7_10")]
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let data1_config = slcr::DdriobConfig::zeroed()
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.pullup_en(true);
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slcr.ddriob_data0.write(data0_config);
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slcr.ddriob_data1.write(data1_config);
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let diff_config = slcr::DdriobConfig::zeroed()
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#[cfg(feature = "target_zc706")]
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let diff0_config = slcr::DdriobConfig::zeroed()
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||||||
.inp_type(slcr::DdriobInputType::Differential)
|
.inp_type(slcr::DdriobInputType::Differential)
|
||||||
.term_en(true)
|
.term_en(true)
|
||||||
.dci_type(slcr::DdriobDciType::Termination)
|
.dci_type(slcr::DdriobDciType::Termination)
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||||||
.output_en(slcr::DdriobOutputEn::Obuf);
|
.output_en(slcr::DdriobOutputEn::Obuf);
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||||||
slcr.ddriob_diff0.write(diff_config.clone());
|
#[cfg(feature = "target_zc706")]
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||||||
slcr.ddriob_diff1.write(diff_config);
|
let diff1_config = diff0_config.clone();
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||||||
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#[cfg(feature = "target_cora_z7_10")]
|
||||||
|
let diff0_config = slcr::DdriobConfig::zeroed()
|
||||||
|
.inp_type(slcr::DdriobInputType::Differential)
|
||||||
|
.term_en(true)
|
||||||
|
.dci_type(slcr::DdriobDciType::Termination)
|
||||||
|
.output_en(slcr::DdriobOutputEn::Obuf);
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#[cfg(feature = "target_cora_z7_10")]
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let diff1_config = slcr::DdriobConfig::zeroed()
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||||||
|
.pullup_en(true);
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slcr.ddriob_diff0.write(diff0_config);
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slcr.ddriob_diff1.write(diff1_config);
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slcr.ddriob_clock.write(
|
slcr.ddriob_clock.write(
|
||||||
slcr::DdriobConfig::zeroed()
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slcr::DdriobConfig::zeroed()
|
||||||
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@ -140,24 +165,17 @@ impl DdrRam {
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||||||
slcr.ddriob_drive_slew_clock.write(0x00F9861C);
|
slcr.ddriob_drive_slew_clock.write(0x00F9861C);
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||||||
}
|
}
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#[cfg(feature = "target_zc706")]
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let vref_sel = slcr::DdriobVrefSel::Vref0_75V;
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#[cfg(feature = "target_cora_z7_10")]
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let vref_sel = slcr::DdriobVrefSel::Vref0_675V;
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// // Enable internal V[REF]
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// slcr.ddriob_ddr_ctrl.modify(|_, w| w
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// .vref_ext_en_lower(false)
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// .vref_ext_en_upper(false)
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||||||
// .vref_sel(vref_sel)
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// .vref_int_en(true)
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// );
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// Enable external V[REF]
|
// Enable external V[REF]
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#[cfg(feature = "target_cora_z7_10")]
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|
slcr.ddriob_ddr_ctrl.modify(|_, w| w
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||||||
|
.vref_int_en(false)
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||||||
|
.vref_ext_en_lower(true)
|
||||||
|
.vref_ext_en_upper(false)
|
||||||
|
);
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||||||
|
#[cfg(feature = "target_zc706")]
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||||||
slcr.ddriob_ddr_ctrl.modify(|_, w| w
|
slcr.ddriob_ddr_ctrl.modify(|_, w| w
|
||||||
.vref_ext_en_lower(true)
|
.vref_ext_en_lower(true)
|
||||||
.vref_ext_en_upper(true)
|
.vref_ext_en_upper(true)
|
||||||
.vref_sel(vref_sel)
|
|
||||||
.vref_int_en(false)
|
|
||||||
);
|
);
|
||||||
});
|
});
|
||||||
}
|
}
|
||||||
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