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ad7172: add Channel, Input
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4e518e88ee
commit
98a5788770
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@ -13,7 +13,7 @@ trait RegisterData {
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}
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}
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macro_rules! def_reg {
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macro_rules! def_reg {
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($Reg: ident, $reg: ident, $addr: expr, $size: expr) => (
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($Reg: ident, $reg: ident, $addr: expr, $size: expr) => {
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struct $Reg;
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struct $Reg;
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impl Register for $Reg {
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impl Register for $Reg {
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type Data = $reg::Data;
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type Data = $reg::Data;
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@ -32,7 +32,27 @@ macro_rules! def_reg {
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}
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}
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}
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}
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}
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}
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)
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};
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($Reg: ident, $index: ty, $reg: ident, $addr: expr, $size: expr) => {
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struct $Reg { pub index: $index, }
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impl Register for $Reg {
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type Data = $reg::Data;
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fn address(&self) -> u8 {
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$addr + (self.index as u8)
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}
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}
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mod $reg {
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pub struct Data(pub [u8; $size]);
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impl super::RegisterData for Data {
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fn empty() -> Self {
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Data([0; $size])
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}
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fn as_mut(&mut self) -> &mut [u8] {
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&mut self.0
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}
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}
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}
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}
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}
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}
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def_reg!(Status, status, 0x00, 1);
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def_reg!(Status, status, 0x00, 1);
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@ -83,6 +103,21 @@ impl id::Data {
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}
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}
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}
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}
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def_reg!(Channel, u8, channel, 0x10, 2);
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impl channel::Data {
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fn enabled(&self) -> bool {
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self.0[0].get_bit(7)
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}
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fn set_enabled(&mut self, value: bool) {
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self.0[0].set_bit(7, value);
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}
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}
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def_reg!(SetupCon, u8, setup_con, 0x20, 2);
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def_reg!(FiltCon, u8, filt_con, 0x80, 2);
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// #[allow(unused)]
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// #[allow(unused)]
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// #[derive(Clone, Copy)]
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// #[derive(Clone, Copy)]
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// #[repr(u8)]
|
// #[repr(u8)]
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@ -116,6 +151,21 @@ impl id::Data {
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// Gain3 = 0x3B,
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// Gain3 = 0x3B,
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// }
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// }
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#[repr(u8)]
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pub enum Input {
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Ain0 = 0,
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Ain1 = 1,
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Ain2 = 2,
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Ain3 = 3,
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Ain4 = 4,
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TemperaturePos = 17,
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TemperatureNeg = 18,
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AnalogSupplyPos = 19,
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AnalogSupplyNeg = 20,
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RefPos = 21,
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RefNeg = 22,
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}
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#[derive(Clone, Debug, PartialEq)]
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#[derive(Clone, Debug, PartialEq)]
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pub enum AdcError<SPI> {
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pub enum AdcError<SPI> {
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SPI(SPI),
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SPI(SPI),
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